fpga - vhdl engineer

• Progettazione e sviluppo di architetture RTL complesse in VHDL (IEEE 1076-2008/2018) e/o SystemVerilog per l'elaborazione numerica dei segnali (DSP, FFT, DDC/DUC, filtri FIR/IIR) in tempo reale;
• Definizione e micro-architettura di sistemi SoC/SoPC basati su FPGA (es. Zynq UltraScale+, MPSoC, Versal), inclusa la gestione di bus di comunicazione ad alta velocità (PCIe Gen3/4, AXI4-Stream/Lite, Ethernet 10/100G, JESD204B/C);
• Esecuzione dei flussi di sviluppo EDA con tool di settore (Xilinx Vivado, Intel Quartus Prime, ModelSim/Questasim, Riviera-PRO), curando la fase di sintesi, place & route, analisi statica dei tempi (STA) e risoluzione delle problematiche di Timing Closure;
• Sviluppo di Testbench avanzati e ambienti di simulazione funzionale/post-sintesi (UVM, OSVVM, UVVM) per la verifica esaustiva del codice RTL;
• Attività di bring-up, debugging, testing e validazione in laboratorio su scheda target mediante strumentazione di misura avanzata (oscilloscopi ad alta banda, analizzatori di spettro, Logic Analyzer, Vivado ILA);
• Redazione e manutenzione del Design Data Package (DDP), documentazione architetturale, test report e gestione del ciclo di vita del prodotto tramite sistemi PLM e controlli di versione (Git/SVN), garantendo la tracciabilità dei requisiti secondo standard ISO/MIL-STD/DO-254.

• Laurea Magistrale in Ingegneria Elettronica, Ingegneria delle Telecomunicazioni, Ingegneria Informatica o equivalente;
• Solida e comprovata esperienza nello sviluppo firmware RTL per FPGA in linguaggi VHDL e/o SystemVerilog;
• Padronanza delle metodologie di progettazione digitale e simulazione (ModelSim, QuestaSim, Vivado Simulator) e conoscenza dei framework di verifica strutturata (UVVM,OSVVM);
• Esperienza nell'uso di suite EDA principali (Xilinx Vivado, Altera/Intel Quartus) con focus su sintesi, floorplanning, vincoli di timing (SDC/XDC) e Timing Closure;
• Conoscenza dei principali protocolli e interfacce ad alta velocità (AXI4, PCIe, Ethernet 10G+, JESD204, SPI, I2C, UART) e integrazione di IP Core propri o di terze parti;
• Competenze di base nell'uso di strumenti di modellazione matematica e simulazione algoritmica (MATLAB / Simulink); 
• Autonomia nell'uso della strumentazione di laboratorio per l'hardware bring-up ed il debugging di scheda;
• Fluente conoscenza della lingua inglese (tecnica sia scritta che parlata)

Il presente annuncio è rivolto a persone di genere femminile (F), maschile (M) e non binario (NB) ai sensi della Legge n. 300/1970, del Decreto Legislativo n. 198/2006 e del Decreto Legislativo n. 96/2026 ed è aperta a qualsiasi persona nel rispetto della diversity e dell'inclusività. Ti preghiamo di leggere l'informativa sulla privacy Randstad (https://www.randstad.it/privacy/) ai sensi dell'art. 13 del Regolamento (UE) 2016/679 sulla protezione dei dati (GDPR).